随着计算单元处理的数据量呈指数级增长，数据传输已成为制约系统性能提升的关键因素。在复杂系统级芯片（SoC）和多裸片架构中，尤其是人工智能相关芯片领域，片上网络（NoC）的设计与管理正面临前所未有的挑战。这些网络架构不仅需要支持缓存一致性或非一致性，还需集成多种输入输出接口，并在系统全生命周期内持续优化。
Arteris产品营销副总裁Andy Nightingale指出，训练与推理任务不仅大幅增加了数据量，更使数据传输成为系统性能的瓶颈。尽管算力增长已超越摩尔定律，但数据流转拥堵和传输能效问题却日益凸显，直接影响了算力的有效利用。他强调，芯片架构师在设计NoC时，需从数据流量和缓存一致性两大维度出发，明确不同场景下的需求，例如谁需要一致性能力、哪些节点会产生突发流量等。
在NoC架构选型方面，缓存一致性成为首要考量因素。ChipAgents首席执行官William Wang表示，面向共享内存CPU集群的场景，一致性NoC是必然选择；而对于NPU和硬件加速器等吞吐优先的场景，非一致性NoC则更为合适。NoC架构类型多样，包括全缓存一致性、末级缓存一致性、I/O一致性以及纯非一致性架构，每种架构都有其适用的场景和优缺点。
相比非一致性网络，一致性网络的设计成本和功耗开销通常更高。Baya Systems首席解决方案架构师Kent Orthner介绍，行业主流做法是为高性能CPU搭建一致性互联域，同时尽量缩小一致性架构的覆盖范围。例如，在内存、CPU和AI加速器之间保留一致性通路，系统其余部分则采用简单的读写协议。这种设计既保证了关键路径的性能，又降低了整体功耗和复杂度。
随着数据流转复杂度的飙升，商用NoC IP方案逐渐成为行业主流。Synopsys战略项目与系统解决方案执行董事Frank Schirrmeister表示，IP厂商通过提供可配置的模块化NoC IP，帮助用户快速搭建符合需求的网络架构。用户只需定义流量源数量和类型，工具即可自动完成缓存、TLB等组件的例化和网络搭建。对于非一致性部分，工具会结合版图布局评估时序和模块位置，确保设计的可实现性。
在超大规模芯片设计中，模块布局规划和数据通路布线的难度极大。Schirrmeister解释，如今动辄数十亿门级的芯片，其架构挑战不仅在于逻辑设计，更在于物理实现。商用NoC IP方案通过模块化和自动化设计，显著降低了设计复杂度，提高了开发效率。缓存一致性的设计难度远高于I/O一致性，尤其是在多核CPU共享内存的场景下，需确保所有处理器看到的数据缓存视图完全一致。
多裸片封装架构对NoC设计提出了更高要求。Cadence芯粒与IP解决方案资深产品营销总监Mick Posner介绍，物理AI芯粒平台通常由系统芯粒、CPU芯粒和AI加速器芯粒组成。系统芯粒需同时具备一致性和非一致性接口，以实现与CPU和AI加速器的高效互联。这种架构必须部署多套独立NoC，其中一致性NoC的硬件开销远高于非一致性网络，不同网络之间默认采用非一致性链路。
在多裸片架构下，数据流转调度对网络可编程性和系统拓扑自发现能力提出了更高要求。Baya的Orthner表示，NoC需帮助封装内各芯粒实现相互识别和拓扑发现。系统上电后，管理控制单元会自动分配流量路由规则，并根据拓扑位置重新配置网络路由，确保不同芯粒可访问同一目标地址时走不同最优通路。这种设计显著提高了系统的灵活性和可扩展性。
面向功耗、性能和面积（PPA）的架构优化是多NoC设计的核心目标。Cadence的Posner认为，顶层应部署两套主干NoC连接所有子系统，下层再部署本地化NoC或专用网络。例如，低带宽外设和高带宽高速外设可分别采用独立网络，以实现针对性的PPA优化。AI赋能的EDA技术正在辅助设计者进行PPA权衡，从规格定义到流片全程优化设计质量。
随着芯片复杂度持续攀升，统一NoC解决方案逐渐成为行业趋势。Baya的Orthner解释，统一NoC并非将所有数据流量汇聚到单一网络，而是通过一套顶层设计统一规划路由器、逻辑通路和布线资源，同时保留各子网络的独立性。这种设计可在逻辑上隔离一致性与非一致性流量，共享底层布线资源，实现面积与成本的最优。统一NoC软件平台通过一次工具运行即可并行管理多套异构网络，显著提高了设计效率。
从数据中心视角审视NoC设计，需建立自上而下的层级化视图。Baya Systems首席解决方案架构师Saurabh Gayen表示，数据中心可视为一台超级计算机，需先理清机架组织方式和流量流转逻辑，再逐层下沉到封装和芯粒层级。行业需要更高集成度、高密度的紧耦合层级架构，而非零散堆砌独立网络。这种设计理念同样适用于封装与芯粒内部架构，需坚持自上而下规划，区分内部NoC与裸片间互联NoC的设计差异。
