在近日于上海举办的国际电路系统研讨会上，华为半导体业务部总裁何庭波提出了一项引发行业热议的新理论——以“时间缩微”替代传统“几何缩微”的半导体演进路径。这一被命名为“韬定律”的创新理念，通过逻辑折叠等前沿技术，试图突破当前芯片性能提升的物理瓶颈，为半导体产业开辟新的发展方向。
韬定律的核心聚焦于集成电路中的时间常数τ（希腊字母tau），这一参数直接决定了信号在电路中传播的延迟速度。传统芯片设计中，二进制信号的切换被简化为瞬时完成的0与1状态转换，但实际物理世界中，电阻与电容的存在使得信号变化呈现渐进过程——如同电池充放电般需要时间完成状态切换。τ值越低，意味着芯片处理信号的速度越快，晶体管开关频率越高，最终表现为芯片计算性能的提升。
过去半个世纪，摩尔定律通过持续缩小晶体管尺寸推动行业进步，但当工艺节点进入3nm、2nm阶段后，导线内阻问题逐渐凸显。由于导线被迫细化以适应更密集的晶体管布局，其电阻显著增加，导致τ值不降反升，芯片频率提升遭遇技术天花板。这一现象促使华为重新思考发展路径：当晶体管密度已非主要制约因素时，降低τ值成为提升芯片效能的关键突破口。
作为韬定律的具体实践，华为提出的“逻辑折叠”技术引发广泛关注。这项技术本质上是芯片设计的三维化革新——通过将传统平面电路转化为立体堆叠结构，大幅缩短信号传输路径，从而降低电阻与寄生电容。例如，原本需要绕行数百微米的导线，在立体架构中仅需跨越数十微米层级，物理距离的缩减直接优化了τ参数。英特尔的Foveros、AMD的3D V-Cache以及台积电的SoIC等方案，均与这一思路不谋而合，印证了立体堆叠已成为全球半导体巨头的共识方向。
另一项配套技术“背面供电”同样被视为破局关键。在5nm及以下工艺节点，供电网络占据晶圆表面近40%的面积资源，迫使信号线不得不迂回布线，进一步加剧了τ值恶化。英特尔通过PowerVia与RibbonFET晶体管技术的结合，在试验中实现了超过90%的标准单元面积利用率，显著缓解了布线压力。尽管华为尚未公开具体技术细节，但其逻辑折叠架构已明确将供电性能优化纳入设计考量。
据华为披露，基于韬定律的研发成果已应用于381款量产芯片，覆盖多个行业领域。而首款搭载逻辑折叠技术的麒麟芯片计划于今年秋季发布，预计将搭载于Mate系列新机型。这款产品被视为华为立体堆叠方案在消费市场的首次大规模验证。更长远的目标指向2031年——届时华为高端芯片的晶体管密度将达到等效1.4nm工艺水平，实现“逻辑折叠+背面供电”的终极技术形态。
值得注意的是，韬定律的应用范畴远不止于手机芯片。华为电脑、平板、电视等终端设备所使用的麒麟同源芯片，以及昇腾AI处理器、计算卡等企业级产品，均将成为该理论的首批受益者。何庭波在研讨会上强调：“半导体产业的未来属于开放合作，没有企业能独自完成所有技术突破。”这一表态预示着华为将通过韬定律构建更广泛的产业生态，推动全球半导体技术迈向新阶段。
