在近日于上海举办的国际电路系统研讨会（ISCAS 2026）上，华为半导体业务部总裁何庭波发表了题为《半导体新路径探索与实践》的演讲，提出了一项可能重塑行业格局的新理论——以“时间缩微”替代“几何缩微”的“韬定律”（Tau Scaling Law）。这一理论聚焦于通过创新技术压缩信号传播时延、提升晶体管密度，为半导体与电子系统的持续演进提供新方向。
“韬定律”的核心在于时间常数τ（希腊字母tau），即电路中信号电压从充电到放电的转换速度，其计算公式为τ=电阻R×电容C。传统认知中，芯片的二进制信号0和1被视为瞬间切换的“非此即彼”状态，但实际中，由于芯片和导线内部存在电阻与电容，信号变化需要经历一个短暂过程——类似电池充电至满才算“1”，放电至空才算“0”，而这一过程的切换时间即为τ。τ值越低，芯片处理信号的速度越快，晶体管开关频率越高，芯片性能也就越强。
过去半个多世纪，摩尔定律主导了半导体行业的发展，通过缩小晶体管体积提升芯片性能。然而，随着技术逼近物理极限，3nm、2nm等先进制程下，晶体管本身的延迟已微乎其微，但导线因被迫变细导致内阻升高，反而成为τ值增大的主要因素。这一变化使得单纯依赖晶体管密度提升频率的路径愈发困难，行业亟需新的突破口。
华为提出的“韬定律”正是针对这一挑战的回应。该理论认为，未来芯片发展的关键不再局限于晶体管密度，而是通过综合手段降低τ值，从而提升频率与效能。为此，华为提出了“逻辑折叠”（LogicFolding）技术，即通过芯片立体堆叠设计，将原本平铺的电路转化为3D结构，缩短信号传输路径，降低电阻与寄生电容，进而优化τ延迟。这一思路与英特尔的Foveros、AMD的3D V-Cache以及台积电的SoIC等方案异曲同工，均旨在通过立体化布局突破平面限制。
除立体堆叠外，背面供电技术（Backside Power Delivery）也成为行业共识。在5nm及以下制程中，供电网络占用晶圆表面近40%的面积，导致信号线需反复迂回布线，进一步增加平均长度与寄生电容，加剧τ延迟问题。英特尔的PowerVia与RibbonFET晶体管技术试验显示，其标准单元面积利用率可超90%，显著缓解布线压力。华为虽未公开具体技术细节，但已明确逻辑折叠架构将供电性能纳入考量，通过缩短关键路径布线降低电阻与电容负载，提升晶体管密度与电路性能。
尽管ISCAS 2026聚焦理论探讨，但华为已将“韬定律”转化为实际成果。据官方披露，过去六年中，华为基于该理论设计并量产了381款芯片，覆盖多个行业与市场。更引人注目的是，首款采用逻辑折叠技术的麒麟芯片将于今年秋季发布，预计搭载于Mate 90系列，成为华为立体堆叠方案在消费市场的首秀。华为计划到2031年推出基于“韬定律”的高端芯片，其晶体管密度将达到等效1.4nm（14Å）工艺水平，届时“逻辑折叠+背面供电”的组合或将成为华为芯片的终极形态。
值得注意的是，“韬定律”与逻辑折叠技术的应用范围远不止于手机。华为电脑、电视、平板等设备所使用的芯片均与麒麟同源，这意味着新理论的突破将惠及更广泛的消费电子领域，为整个行业的技术升级提供新思路。
